2D 材料可以使電晶體尺寸進一步縮小，是拓展摩爾定律可行的一個方案。
早在 1965 年，計算機科學家戈登 · 摩爾（Gordon Moore）首先提出假設：積體電路上可以容納的電晶體數目在大約每經過 18 個月便會增加一倍，同時計算機的執行速度和儲存容量也翻一番。這就是半導體領域著名的摩爾定律。現在，一個指甲大小的晶片可以承載數百億個電晶體，與此同時，可以塞進單個晶片的電晶體數量幾乎達到了極限。
為了讓摩爾定律繼續下去，你可能會想到把電晶體縮小到只有原子厚度。不幸的是，這種想法不適用於矽。因為矽的半導體特性需要第三維度。但有一類材料可以充當半導體，儘管它們是二維的。一些晶片公司和研究機構最新結果表明，一旦矽達到極限，這些 2D 半導體可能是一個很好選擇。
近日，在舊金山舉行的 2021 IEEE 國際電子裝置會議 （IEDM 2021） 上，來自英特爾、斯坦福和臺積電的研究人員針對製造 2D 電晶體最棘手的障礙之一提出了單獨的解決方案：在半導體與金屬接觸的地方有尖銳的電阻尖峰。與此同時，來自校際微電子中心 IMEC 的工程師展示了他們如何為商業級晶體管制造工藝掃清道路，並展示了未來 2D 電晶體最小會達到什麼程度。此外，來自北京和武漢的研究人員已經構建了矽器件 2D 等效物。
英特爾、斯坦福和臺積電等探索 2D 半導體
來自斯坦福大學的電氣工程教授 Krishna Saraswat 表示：矽已經達到極限，人們聲稱摩爾定律已經結束，但在我看來情況並非如此。摩爾定律可以繼續進入第三維度。為此，我們需要 2D 半導體或類似的東西。Saraswat 教授與同來自斯坦福大學的 Eric Pop 教授和 H。-S。 Philip Wong 教授一起研究 3D 晶片。
2D 半導體屬於一類稱為過渡金屬二硫屬化物（transition metal dichalcogenides）的材料。其中，研究最廣泛的是二硫化鉬（MoS_2）。理論上，與二硫化鉬相比，電子應該更快的穿過二硫化鎢（另一種 2D 材料）。但在英特爾的實驗中，二硫化鉬器件更勝一籌。
在之前的研究中，金是與二硫化鉬形成電晶體的首選觸點，但是沉積金（depositing gold）和其他高熔點金屬會損壞二硫化鉬。因此，Krishna Saraswat 教授學生 Aravindh Kumar 試驗了熔點在數百攝氏度以下的銦和錫。
但銦和錫熔點值太低，以至於在晶片後期的加工和封裝過程中（這時晶片暴露在高達 300-500 攝氏度的溫度下）這些金屬會熔化。更糟糕的是，這些金屬在加工過程中會被氧化。Kumar 透過將低熔點金屬與金進行融合，形成合金來解決。首先 Kumar 將銦或錫沉積在二硫化鉬上，以保護半導體，然後用金覆蓋以隔離氧氣。該過程產生了具有 270 歐姆 - 微米電阻的錫金合金和具有 190 歐姆 - 微米電阻的銦金合金，並且這兩種合金在至少 450 攝氏度下保持穩定。
沉積金破壞了 2D 半導體。但是銦和錫沉積在二硫化鉬上，保護半導體
與 Kumar 研究不同的是，晶片製造商臺積電和英特爾找到了不同的解決方案——銻。臺積電專門研究低維晶片的 Han Wang 表示，透過使用半金屬作為觸點材料來降低半導體和觸點之間的能量障礙。半金屬（例如銻）是一種介於金屬和半導體之間且帶隙為零的材料，由此產生的肖特基勢壘非常低，因而臺積電和英特爾裝置的電阻都很低。
此前，臺積電曾研究過另一種半金屬——鉍，但它的熔點太低。Wang 表示，銻具有更好的熱穩定性，這意味著它與現有的晶片製造工藝更相容，產生更持久的器件，並允許晶片製造過程的後半部分具有更大的靈活性。
除了製造更好的器件之外，IMEC 的研究人員在探索商用 300 毫米矽晶圓上整合 2D 半導體的途徑。使用 300 毫米晶圓，IMEC 探索了 2D 器件最終可以到達多小。研究人員使用二硫化鎢作為半導體，進而形成了雙柵極電晶體，其中二硫化鎢夾在頂部和底部電極之間，控制電流透過。透過使用模式技巧，他們將頂部柵極縮小到 5 奈米以下。但是該特定裝置的效能並不理想，不過研究者指出了改進方法。
IMEC 製造了一種柵極長度小於 5 奈米的二硫化鎢電晶體
當今，主流的晶片架構採用橫向傳輸場效應電晶體（FET），例如鰭式場效應電晶體（FinFET），因矽體類似魚背鰭而得名。FinFET 在設計上沿著晶圓表面對電晶體分層，電流沿水平方向流動。但是，為了繼續縮小器件的尺寸，同時仍然驅動足夠的電流透過，領先的晶片製造商正在轉向奈米級器件。
儘管像 IMEC 這樣的雙柵器件是 2D 研究的標準，但是，來自北京大學和國家脈衝強磁場科學中心的工程師們卻更進一步。由吳燕慶教授領導的研究小組使用兩層二硫化鉬模擬了這種結構。事實證明，該器件不僅僅是其各部分的總和，與其單層器件相比，2D 奈米片的跨導要領先兩倍，這意味著對於給定的電壓，它可驅動的電流是其他器件的兩倍多。
英特爾模擬了更極端版本的堆疊式 2D 器件，研究人員使用了六層二硫化鉬和 5 奈米柵極長度，而吳燕慶教授領導研究小組只使用了兩層二硫化鉬和 100 奈米柵極長度。與具有相同垂直高度和 15 奈米柵極長度的模擬矽器件相比，2D 器件封裝在兩個奈米薄片中，效能更好。儘管電子透過二硫化鉬的速度比透過矽的速度要慢，並且接觸電阻要高得多。
CMOS 晶片由成對的 N-MOS 和 P-MOS 器件組成。為了將更多器件塞入矽片中，晶片製造商希望將這兩種型別的器件堆疊在一起，而不是並排排列。在去年 IEDM 上，英特爾展示了這樣一種矽器件，稱為互補 FET （CFET） 。
NMOS 和 PMOS 器件通常並排放置在晶片上。英特爾找到了一種將它們疊加在一起的方法，從而壓縮了電路尺寸。圖源：英特爾
吳燕慶教授領導的研究小組也嘗試了同樣的方法，他們用二硒化鎢替換堆疊器件中的二硫化鉬層。然後，透過修改源極和漏極之間的連線，2D CFET 變成了一個反相器電路，與單個電晶體的佔位面積基本相同。
在 2D 半導體獲得大規模製造之前，顯然還有很多工作要做，但隨著接觸電阻的進展和新實驗的成功，我們可以期待這一領域的發展。
