十年前有人覺得是65奈米工藝，五年前有人覺得是22奈米工藝，兩年前晶片進入十奈米時代。 有人說一奈米是矽基極限，這次一定是真的了，但隨著這場晶片競賽愈演愈烈，這個問題似乎又沒有答案，如今，各晶片巨頭的製程技術在不斷突破，藍色巨人IBM剛釋出二奈米晶片製造技術臺積電則宣佈聯合臺達和麻省理工在一奈米晶片領域取得了關鍵性的進展。各晶片巨頭都加大力度投入晶片製程的升級中，晶片製程真的有極限嗎？製程真的越小越好嗎？
要搞清楚這個問題，我們得先來看一下什麼是晶片製程，要想理解制程這一個概念，得先知道晶片的組成單位，電晶體 在電晶體結構中，電流從源極流入漏極，其中柵極相當於閘門，主要負責控制兩端源極和漏極的通斷，也就是從電晶體在晶片中起到開關的作用，能透過影響相互的狀態傳遞資訊。電晶體的柵級控制著電流能否從源極流向漏極？而所謂晶片製程，就是用來描述晶片電晶體柵極寬度的大小，一般來說，晶片製程數字越小，電晶體密度越大，晶片效能就越高，例如臺積電7nm晶片，每平方毫米約有一億個電晶體兒，五奈米、三奈米晶片將進一步將每平方毫米的電晶體數量提升至1。73億個、2。5億個，伴隨製成的進化，五奈米七奈米晶片效能提升15%，功耗降低30% ，而三奈米又比五奈米晶片效能提升10%-15%，功耗降低25%-30%，這不就正好說明了製程越小，晶片就好嗎？
但人類對效能的追求是永無止境，就像擁有了2080super，也不會拒絕效能五五開的3070。 對於晶片業界，首先面對的就是晶片的電流洩漏問題，隨著電晶體尺寸縮小，源極和柵極之間的溝道也不斷縮小，當溝道縮短到一定程度時，即便不加電壓，源極和漏極也因間距過小而不同，即產生漏電現象，電晶體則失去開關功能，無法實現邏輯電路，實際上，製程技術發展到22奈米以下節點後，平面電晶體就開始遇到源極漏極間距過近的瓶頸。
這時候，那個拯救摩爾定律的男人出現了，華裔科學家胡正明教授發明了3D鰭式場效電晶體，即FinFET技術，成為延續摩爾定律的革命性技術，Fin FET的立體構造將漏極和源極由水平改為垂直，溝道被柵極三面環繞，避免漏電現象的發生，將以平面電晶體Fin felt 能做到更好的效能和電壓縮放，切換速度和電流密度都有提高，但隨著晶片伸寬比不斷拉高，finFET同樣面臨物理極限。
5奈米工藝便是矽晶片的一個技術分水嶺，這時候環繞式柵極電晶體，即GAA FET技術成為新的選擇，不同於Fin FET GAA FET的溝道被柵機極四面包圍，溝道電流比三面包裹的Fin FET更加順暢，能進一步改善對電流的控制，從而最佳化柵極長度的微縮，新技術的出現，不斷改善晶片技術的設計和製造問題，臺積電對外宣稱，甚至在一奈米以下製程也取得了重大的突破，利用半金屬Bi，作為二維材料的接觸電極，大幅降低電阻並提高電流，實現接近量子極限的能效，但問題是採用先進製程晶片能發揮出真正的實力嗎？
